摩尔定律失效还是放缓，各有各的说辞，但总的来说，集成电路发展到现在，集成电路中的元件数每隔18-24个月翻一番的难度越来越大，主要是物理尺寸上面临瓶颈。当然4月16日晶圆代工“一哥”台积电已经放出声音，要在2030年量产1nm以下工艺，也就是所谓的埃米工艺。

外界对台积电埃米工艺也充满质疑之声，因为就7nm和5nm的研发过程来看，整个研发过程不仅需要庞大的资金投入，在人力、物力方面也面临巨大的消耗，更何况从5nm工艺芯片的性能表现来看，因为降耗不理想，诸如苹果A14、猎户座1080等5nm的芯片翻车。

资料来源：不同制程晶圆厂投资金额及设计/流片成本，公开资料整理，阿尔法经济研究

这就引出了一个提高时钟频率与降低功耗的矛盾。原来随着制程的推进，器件的时钟频率以20%的幅度提升，但器件的功率密度也大幅度提高。早些年业界的研究证实，比如将功率密度保持在40W/cm-2的情况下，最高时钟频率无法进一步提高，甚至采用14nm制程后其时钟频率反而有所下降：

资料来源：公开资料整理，阿尔法经济研究

功率密度是功率器件额定输出功率与其体积或重量之比，氮化镓等第三代半导体材料的出现可以实现提高功率密度这一目的。第三代半导体在高温、高压、大电流等方面具有硅基半导体无可比拟的优势，但其并未遵循摩尔定律。

摩尔定律受制约的另一大因素是经济约束，这体现在两方面：设计端IC设计公司面临越来越高的设计费用，制造端晶圆厂也面临很高的制造成本。

在90nm时代，每百万门成本为0.0636美元，之后65nm、40nm和28nm也遵循摩尔定律，这一成本是下降的。但是从20nm开始，每百万门成本不但不再按照摩尔定律下降，反而有所上升：

资料来源：公开资料整理，阿尔法经济研究

这就形成了一个不可能三角：在更高速度、更低功耗和更低成本之间，如果以成本作为主要指标，则性能与功耗难以同步改善；若追求功耗和性能，则要面临高昂的成本。

这也是当下先进制程推进中面临的难题。

未来台积电推进埃米制程中，这些均为其要面对的难题，更何况在要达到这一目的之前，还需要更先进的设备和材料予以配合。